近日，系統(tǒng)級驗證 EDA 解決方案提供商芯華章科技與北京開源芯片研究院（以下簡稱 “開芯院”）宣布，雙方基于芯華章的P2E 硬件驗證系統(tǒng)雙模驗證平臺，共同探索適用于 RISC-V 架構(gòu)的高效驗證方法學，基于開芯院昆明湖4核設計，預期實現(xiàn)倍數(shù)級的效率提升，解決RISC-V CPU設計在驗證中用例運行時間長和調(diào)試難度大的雙重挑戰(zhàn)。

復雜的RISC-V處理器設計驗證，往往存在用例運行時間長和調(diào)試難度大的雙重挑戰(zhàn)，因此 CPU 設計團隊通常利用雙平臺配合實現(xiàn)驗證任務，傳統(tǒng)驗證方法帶來的挑戰(zhàn)如下：

• Prototyping 平臺負責大量軟件測試、性能分析等，但軟件測試作為 CPU 子系統(tǒng)的主力驗證方法，依然會遇到 RTL 設計問題，Prototyping平臺由于自身的調(diào)試能力問題導致調(diào)試效率極低；

• Emulator 平臺負責 CPU 指令集級別隨機驗證、初始軟件測試版本構(gòu)建和深度問題調(diào)試，但由于Prototyping 和 Emulator 平臺的驗證環(huán)境的差異，可能導致 Emulator 平臺無法復現(xiàn)問題，Emulator 運行速率低導致 case 運行時間過長。

因此，開發(fā)一套針對 RISC-V 架構(gòu)的高效驗證方法學迫在眉睫。

芯華章的P2E 硬件驗證系統(tǒng)集成了原型驗證和硬件仿真雙模式，依托自主研發(fā)的一體化 HPE Compiler，支持芯片設計的自動綜合、智能分割、優(yōu)化實現(xiàn)和深度調(diào)試。該平臺基于統(tǒng)一芯片、硬件和軟件，實現(xiàn)了硬件仿真和原型驗證的無縫集成，能有效縮短芯片驗證周期，已在獲得國內(nèi)外眾多頭部芯片設計廠商的廣泛采用。

針對 CPU 設計驗證的雙重挑戰(zhàn)，芯華章和開芯院充分利用 HuaPro P2E雙模能力，開發(fā)出一套高效、全面的驗證方法學：

• 基于相同的驗證環(huán)境，同樣的編譯流程，相同的硬件平臺，同時構(gòu)建 Prototyping DB 和 Emulator DB，確保了不同平臺之間差異最小；

• 驗證工程師在 Prototyping DB 運行測試用例，一旦遇到深層問題，切換到 Emulator DB 實施硬件調(diào)試；

• Emulator DB 提供靈活 trigger 和全信號可視的能力，為深層調(diào)試提供保障。

2025 年 7 月 11 日，本次合作的研究成果發(fā)布，基于昆明湖 4 核設計，在相同的驗證環(huán)境下，同時產(chǎn)生 Prototyping 和 Emulator 雙 DB，其中 Prototyping 性能達到 9.2MHz，Emulator 性能為 5.2MHz。Emulator 平臺開啟 massive probe 功能，添加 230W 型號用于 Core 的調(diào)試，并添加 dynamic trigger 功能用于高速定位出錯的時間點。

此外，此次探索完全基于芯華章云平臺進行部署和調(diào)試。從對 RISC-V 感興趣的設計公司角度來看，這極大簡化了 RISC-V IP 的評估成本，設計公司直接登錄云平臺即可實施評估；從開芯院角度而言，更多的玩家在線體驗和測試也有助于 RISC-VIP 更快地收斂和成熟。

開芯院唐丹博士表示：“RISC-V 生態(tài)的繁榮離不開高效的驗證技術(shù)支持。與芯華章的合作，能夠充分整合雙方資源，有望為 RISC-V 驗證方法學帶來新的突破，進一步提升我國在開源芯片領(lǐng)域的技術(shù)競爭力。”

芯華章聯(lián)合CEO謝仲輝表示：“此次與開芯院的合作，是芯華章在推動國產(chǎn) EDA 技術(shù)與開源芯片生態(tài)融合發(fā)展道路上的重要一步。我們希望通過雙方的共同努力，能夠為 RISC-V 處理器的驗證難題提供創(chuàng)新解決方案，助力 RISC-V 架構(gòu)在更多領(lǐng)域?qū)崿F(xiàn)廣泛應用。” 

隨著合作的深入開展，芯華章與開芯院將持續(xù)分享研究成果，推動相關(guān)技術(shù)在行業(yè)內(nèi)的應用與推廣，為國產(chǎn)RISC-V 處理器的研發(fā)與產(chǎn)業(yè)發(fā)展貢獻力量。