8月6日，全球開放小芯片互連標準組織UCIe（Universal Chiplet Interconnect Express）聯盟宣布，其最新版本的UCIe 3.0規范正式發布。這一規范將數據傳輸速率提升至64 GT/s，較上一代UCIe 2.0的32 GT/s實現帶寬翻倍。新規范通過運行時重校準、擴展邊帶傳輸等技術革新，旨在提升多芯片系統封裝（SiP）設計的能效與靈活性，進一步推動Chiplet技術在AI、數據中心及高性能計算領域的應用。

速率翻倍與能效優化并行

UCIe 3.0的核心亮點在于其顯著的性能提升和技術創新。根據UCIe官方公告，新規范支持48 GT/s與64 GT/s兩種數據速率，并引入以下關鍵技術：

• 運行時重校準（Runtime Recalibration）通過復用初始化狀態，在芯片運行過程中動態調節鏈路參數，降低動態功耗。這一特性可減少系統在高速數據傳輸時的能耗波動，提升整體能效。

• 擴展邊帶傳輸（Extended Sideband Transmission）邊帶信道長度從原有范圍擴展至100毫米，支持更靈活的多芯片拓撲結構。例如，復雜SiP設計中，不同芯片間的通信距離限制被大幅放寬，為異構集成提供更大設計自由度。

• 連續傳輸協議（Continuous Transmission in Raw Mode）通過映射協議實現SoC與DSP小芯片間的無中斷數據流，適用于實時性要求高的場景（如AI推理、5G通信）。

此外，UCIe 3.0還強化了系統管理功能：

• 優先級邊帶數據包：為時間敏感型事件（如緊急關斷）提供低延遲信令。

• 預載固件標準化：通過管理傳輸協議（MTP）加速系統初始化流程。

• 快速節流與緊急關斷機制：利用漏極開路接口（open-drain I/O）發送系統級即時通知，確保突發情況下的快速響應。

兼容性與模塊化設計

UCIe 3.0規范完全后向兼容此前所有版本（UCIe 1.0至UCIe 2.0），并采用可選管理功能模塊化設計。這一設計允許企業根據需求選擇性實現特定功能，避免資源浪費，同時降低設計復雜度。例如，小型企業可僅啟用基礎互連功能，而大型廠商可疊加高級管理特性以滿足復雜SiP需求。

UCIe聯盟主席兼三星電子高級副總裁Cheolmin Park表示：“UCIe 3.0是小芯片行業發展的關鍵一步。通過提升帶寬密度、優化能效和增強系統管理，我們為開發者提供了構建高性能、高靈活性SiP解決方案的基礎。”

加速AI與高性能計算創新

UCIe 3.0的發布將直接影響多個技術領域：

• AI與高性能計算（HPC）更高的數據速率和連續傳輸能力可顯著提升AI芯片的算力效率，例如多芯片GPU或AI加速器之間的數據交換速度將翻倍，降低訓練大模型的延遲。

• 5G與通信設備擴展邊帶傳輸和優先級信令功能可優化基站芯片的信號處理能力，支持更復雜的多頻段通信需求。

• 汽車電子通過模塊化設計，車企可靈活集成來自不同供應商的芯片（如傳感器、控制單元），縮短開發周期并降低成本。

Synopsys等EDA工具廠商已宣布推出支持UCIe 3.0的IP解決方案，預計2026年將有首批基于該規范的芯片進入設計階段。據TechPowerUp報道，部分廠商推測UCIe 3.0芯片可能于2028-2029年量產。